Technická špecifikácia architektúry CPU

1. Fyzické jadrá (Cores)

Jadro predstavuje diskrétnu exekučnú jednotku implementovanú na polovodičovom substráte. Každé jadro disponuje vlastným hardvérovým reťazcom (pipeline) na spracovanie inštrukcií v cykloch:

Instruction Fetch (IF): Načítanie binárneho operačného kódu z pamäťového subsystému.
Instruction Decode (ID): Translácia inštrukcie na elementárne mikropokyny.
Execute (EX): Realizácia operácií v aritmeticko-logickej jednotke (ALU) alebo jednotke s plávajúcou čiarkou (FPU).
Write Back (WB): Aktualizácia stavu registrov alebo zápis do vyrovnávacej pamäte.

2. Logické vlákna a SMT

Simultaneous Multithreading (SMT) je technika hardvérovej paralelizácie na úrovni vlákien. Umožňuje duplikáciu stavových komponentov procesora (Program Counter, registre) bez replikácie exekučných jednotiek.

Cieľom SMT je eliminácia prestojov exekučnej pipeline počas latencií spôsobených prístupom do pamäte (cache miss). Systém identifikuje jedno fyzické jadro ako dve logické procesorové jednotky, čo zvyšuje celkovú priepustnosť inštrukcií (IPC - Instructions Per Cycle).

3. Hierarchia vyrovnávacej pamäte (Cache)

Cache je implementovaná ako statická RAM (SRAM) integrovaná v tesnej blízkosti exekučných jednotiek za účelom redukcie prístupovej latencie k systémovej pamäti (DRAM).

Úroveň	Latencia (typická)	Charakteristika
L1 (Level 1)	~1 ns	Najrýchlejšia vrstva, rozdelená na inštrukčnú (L1i) a dátovú (L1d) časť.
L2 (Level 2)	~3 – 10 ns	Unifikovaná pamäť priradená ku konkrétnemu jadru.
L3 (Level 3)	~10 – 30 ns	Last Level Cache (LLC), zdieľaná medzi všetkými jadrami v rámci čipu.

4. Riadiaca logika a MMU

Control Unit (CU) generuje riadiace signály, ktoré koordinujú tok dát medzi registrami, ALU a externými zbernicami. Memory Management Unit (MMU) zabezpečuje hardvérovú transláciu virtuálnych adries na fyzické adresy a implementuje ochranu pamäte.